CPU 指令重排是 cache 同步太慢的表征么？

[dangyuluo]

最近想加深一下对 CPU core 之间的缓存同步，内存模型的理解，读了一些文章。在此之前，我知道除了编译器以外，多核 CPU 也是可以对指令进行重排的，比如下图中两个核心的指令，如果没有重排的话，r1 == 0 && r2 == 0是不可能发生的，

实际情况下，CPU 是可以把指令重排成如下顺序，以至于r1 == 0 && r2 == 0是可能发生的，

但标准又说了，在单核的情况下，这种重排是不可能发生的。由此我联想到了 MESI 协议，CPU 在不同核之间，MESI 协议保证了缓存生效 /失效。

请问是否可以这么理解，CPU 某个核心上的指令重排现象（上图 CPU2 上）是否只是因为 MESI 消息太慢导致的的表征？实际上 CPU2 还是按照既定的指令顺序执行，还是说 CPU2 真的就是调换了两个指令的顺序呢？

[ivechan]

@dahakawang 《 A Primer on Memory Consistency and Cache Coherence 》 没有问题吧。
介绍的都是实际中常见的内存模型，比如 X86 （ TSO ）。
这个和某个 specific implementation 没有任何关系.
正如 @nlzy 说的一样，内存模型是一个架构的规范，和微架构实现没有关系。
所有 x86 都是 TSO 的，没有什么例外。

[ivechan]

《 A Primer on Memory Consistency and Cache Coherence 》可以滤清概念
偏实践的话可以看 https://www.kernel.org/doc/Documentation/memory-barriers.txt
（怎么用 MB ）