负责芯片从 RTL 到 NETLIST 输出的前端实现工作,工作经验五年以上(含五年) 1.负责和设计工程师一起确认时序约束文件; 2.负责使用 DC/FORMALITY/DFTC/BSDC/PRTIMETIME 工具 3.负责和后端工程师一起完成整个设计的时序收敛 任职要求: 1.熟悉时序约束; 2.具备如下一至多项专业技能者优先: a) 具有高速/低功耗电路前端实现经验; b) 具有 28nm 及以下工艺流片经验; c) 熟悉逻辑综合、DFT 、STA 实现方法; 3.熟练使用 UNIX/LINUX 操作系统,具备较好的 TCL/Shell 脚本编程能力。 4.良好的团队精神,为人正直,工作态度端正,责任心强。 5.熟悉 DC/FORMALITY/DFTC/BSDC/TESSENT/TMAX/PRIMETIME 工具的使用。
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