IgniteWhite
2020-07-29 23:41:50 +08:00
Intel 7nm 最开始想做 gate-all-around,后来良率上不去,我估计也转回 EUV 了
可以看一下 手机晶片达人 的分析:
这是为何呢? 话说 22nm 平安下庄的 Kaizad 又扛起了 10nm 的大旗. 但这次没上次那么顺利了. 具体原因只能用我收集到的资讯来说个大概. Intel 一向对于密度(transistor density) 有一种近乎痴迷的执着. 1mm^2 面积里能塞几个 transistor, 这个数字越高越好, 简报上的 MTr/mm^2 就是要 show 一条漂亮的直线, 分析师不管提什么问题, 说 tsmc 做这个 Samsung 做这个, Intel 一惯动作就是拿 density 出来打脸. 在早期这也合理的. 但是随着制程越缩越小, 很多以前不用考虑的问题都跑出来了. 线宽越来越小, 间距越来越短, 就算你能做到 M1-M4 超细超近, 但你能真的拿来 route 吗? 速度受影响之后还是要拉高到高层金属, 那你的宣称的 density 的好处又能真正拿到多少?
总之, 10nm 一开始的规格订得太 aggressive. TMG 的人拼死拼活日夜加班也达不到良率. 那你说当初订规格为什么不跟 design team 商量, 别作茧自缚一昧追求 density, 先出来再说, 反正大家最后的目标就是出一颗好的 CPU, 这就回到了前面说的 TMG 的老大心态. TMG 做出来的制程, CPU 设计部门就是只有吞下去的一条路, design rule 太复杂? 甘我什么事, 请自己解决. CPU 部门只好各种各样的叠床架屋的 flow 来解决各种各样奇怪的问题, 开发时程也被拖累, 也慢慢变成了一个不是人待的地方, 只剩下拿 H1B 签证的员工死撑着, 这是后话了. CPU team 这样久了 Tock(架构)也没力气搞了, 甚至本来 Oregon 跟以色列有一个自己的 CPU 架构小 tick-tock, 后来也全部由以色列来做了. 所以大楼之将倾, 都是从一根柱子的崩塌开始的.
另外一说, 关于 10nm 的 density 规格, TMG 也不是没有听 product team 的意见, 但是只有图形处理 Graphic team (GT)有时间搞一些 PPA 的研究, 然后反馈给 TMG. Graphic 本来就比较不重视速度, 而是重视 density, 所以 GT 和 TMG 一拍即合, 一搭一唱, 各取所需.
就在无限的 14nm Tick-Tock-Tock-Tock-... 回音中, 10nm 良率龟速的往上爬. Kaizad 倒是位子坐得稳, 毕竟除了他之外, 其他人来压不住阵脚只会更糟, CPU team 人跑掉太多, 所以 design 也是落后. 同一时间 7nm 轮到台湾之光 Chia-Hong 上阵扛大旗. 看了 10nm 的例子, 7nm 决定要对自己好一点, 放宽一点规格, 但是又忍不住要挑战 gate-all-around (GAA) FET. 这是一个和当初 FinFET 一样的划时代的新突破. 台积电试过了但没用, 走了 EUV 路线, Samsung 看过了, 也先放一旁. Intel 有着制程王者的坚持和骄傲, 非要挑战这条路, 搞到最后也是放弃了. 7nm 现在化繁为简, 只能争取越快出来越好,