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V2EX  ›  dtysky  ›  全部回复第 22 页 / 共 22 页
回复总数  440
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2015-06-20 19:14:29 +08:00
回复了 dtysky 创建的主题 程序员 哈哈哈...毕业了,用 impress.js 给那啥的妹子做了个...
@boter
@Syaoran

暂时就这么吧,在init里
要是真做下去估计的来一套gui,在线定制啥的。。。那个工程也不小了
我过几天就去寻找自我了,然后下月末入职。。。
而且主业是FPGA。。。so。。。
总之有需要先自取

图片基本都是P站的,应该没啥问题,BGM出自GALGAME雨恋。。。注意点吧

https://github.com/dtysky/ShowYourHeart


@ajan

当时没注意。。。


@dingsoung

“谢谢你” = “你是个好人”哈哈哈


@mthli

最后还是觉得不太好吧,气氛问题。。。
2015-06-20 18:42:13 +08:00
回复了 dtysky 创建的主题 程序员 哈哈哈...毕业了,用 impress.js 给那啥的妹子做了个...
2015-06-20 18:40:17 +08:00
回复了 dtysky 创建的主题 程序员 哈哈哈...毕业了,用 impress.js 给那啥的妹子做了个...
@boter

不过不是为了盈利,纯粹开源吧。。。
2015-06-20 18:39:19 +08:00
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@bingwenshi

穿衣打扮已经开始研究了haha...然而可能只是空虚而已

@Syaoran
@boter

这个倒是可以诶,俺等会弄一弄看看成不成www
2015-06-20 18:30:48 +08:00
回复了 dtysky 创建的主题 程序员 哈哈哈...毕业了,用 impress.js 给那啥的妹子做了个...
@Syaoran

没啦,她要出国,我工作,而且或许我们性格真的不合适吧。。。
网页做了预加载,而且比较仓促。。。所以。。。
这个真的不好意思放到github啊啊啊啊。。。我已经准备在凌晨毁尸灭迹了


@boter

。。。大概吧。。。haha。。。
2015-06-20 18:27:17 +08:00
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@boter

haha。。。俺看的书偏向哲学(还有比较扭曲的文学),所以更无趣和神经病了,再加上过于真诚所以。。。
毕竟妹子们还是喜欢现充和阳光一些的吧。。。
2015-06-20 18:21:00 +08:00
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@seki

haha。。。因为想着最后一次,不如就让一切完美点吧。。。
但是为啥会载入两遍?。。。难道是preload的问题。。。
2015-06-20 18:00:21 +08:00
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@zsx

。。。这是怎样的一个妹子。。。


@dtysky

擦。。。回复中代码没用?
2015-06-20 17:59:22 +08:00
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@phithon

是啊,也算是表现过了


@RyuZheng

也是,我不如也放出来吧hahaha。。。反正凌晨就准备删了

[一段矫情的自白](http://zhangjiahui.dtysky.moe/)
2015-06-20 17:54:03 +08:00
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@zsx

他咋问的。。。我就装作搞调查问卷的样子。。。
2015-06-20 17:53:09 +08:00
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@RyuZheng

还是表达一下。。。比较好吧
不过果然大家都比较内敛么。。。
2015-06-20 17:45:18 +08:00
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@zsx

所以我提前问了妹子电脑的分辨率和常用浏览器
然后告诉妹子一定要用电脑。。。如果用手机就是大大的黑屏hahaha
2015-06-10 23:36:06 +08:00
回复了 dtysky 创建的主题 程序员 大家好,在做一个开源 FPGA 图像库,欢迎探讨 w
@starsoi

IP间可重配置可以实现的程度是有限的,我已经最大程度的去做了这样的努力了,但是有些东西没有办法
比如对于排序滤波器,我可以让IP间去配置“序号”来决定工作方式是中值滤波器还是最大最小滤波器,但是窗口大小现在是没有办法实现这种配置的,这和FPGA自身的特性有关,这类参数只有在一开始就被设置成固定的值



算是仿真器,不过为图像处理特化吧,最后用户只需要在一个界面新建要设计的模块,然后设定测试图像和测试数据,编写HDL主程序和仿真程序,可以实现一键测试和一键生成,不过仔细想想似乎也没有什么特别的需求。。。没必要做成这种程度的样子。。。
生成IP是另一部分吧,主要是这几家的IP封装规范和官方的一些IP有些不太一样。。。
2015-06-10 22:53:12 +08:00
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@starsoi

感谢建议

肯定是HW胜的,这个不用怀疑
我用py做软仿是因为ARM仿是需要器件的,考虑有些用户是不会用ZYNQ而是用别的,为了兼容性所以没这么做,而且ARM上做的话就是opencv,其实也没什么区别。。

linux那个我考虑过,但是本人linux经验不足,开发driver可能比较困难,目前只能开发纯嵌入式环境下的driver(不知道这种说法对不对),如果阁下有兴趣我们可以探讨探讨

IP的设计我是考虑尽量去耦、分离的,怎么串起来是用户自身决定的

`~~本质上这是一个快速开发IP的平台,模块都是附带的哈哈。。。~~`
想过直接写一个py实现的verilog + systemverilog解析器直接绕过Modelsim,然后根据需求平台和器件生成IP文件,不过似乎难度和需求精力有点大了对于我。。。
2015-06-08 17:02:03 +08:00
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@hanliumaozhi

菊苣做的是w?有工程么?可以探讨探讨
俺现在觉得这个东西不咋能活的下去。。。
2015-06-08 16:12:34 +08:00
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@stgzr

不是专业搞WEB的,静态网站应该不是什么后端的问题。。。DO的VPS线路问题么。。。
2015-06-08 14:47:07 +08:00
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@caomaocao

什么意思?
我就是纯逻辑做的啊。。。上位机只是用来做配置而已,软硬结合咯
2015-06-08 14:37:48 +08:00
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@fhliwei

ZYNQ的ARM上可以跑linux+py,但是这里没用,这里的ARM没跑OS,搭了个AXI模块写了个驱动做测试用的。。。
verilog适合算法级实现,VHDL适合系统级实现,二者侧重点不一样
2015-06-08 14:29:10 +08:00
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@mozartgho

用verilog写的

是这样的,我设计了一个开发平台,在这个平台中py的作用是软件仿真、生成功能仿真的数据源和转换功能仿真后的结果,以及可信度分析
2015-06-08 12:38:57 +08:00
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@deben
嗯,不过我的目的本质上是设计一个可以高速开发任何可靠图像IP的平台
野心有点大吧ww
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