华为这个“韬（τ）定律”有没有懂行的给讲讲呢。

[xuhengjs]

按我的理解是类似内存的层叠技术，以前是一层，现在 7nm 叠 10 层，是不是这样的折叠？讲道理是可以提升晶体管密度。 有没有懂行的来说说，按理 9 月份就要出产品了，何庭波何总应该不至于忽悠。

[x86]

这里人均比海思懂，不在意的

[Tink]

我看了介绍，意思是提高晶体管通信时延

[longaiwp]

算不上忽悠不忽悠，但是半导体相关的东西，你看国内的信息没有价值，反而可能对你产生误导。

[Tink]

但是我在想其他芯片厂应该也不是单纯靠生产工艺提高，肯定也会做信号传输方面的提升，但是没有人单拉出来说

[Lin0936]

AI 说的：思路确实像 Apple M 系列：靠系统级工程吃性能。但 Apple 是在先进制程上锦上添花，华为更像是在制程受限下用架构重构硬补短板。

[66beta]

我只看疗效，家里之前买了个平板是麒麟 9000WL 卡顿、发热大、续航差

[yukiir]

我的理解就是，类似通信里面的频分 和时分，现在频分到头了，边际效益太低，要走时分这条路了

[mooyo]

你的理解没问题。

[jaleo]

近年来，摩尔定律面临物理极限和经济效益双重挑战。随着晶体管“几何缩微”放缓，成本红利逐渐消退，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。韬(τ)定律正是解决该难题的有效路径。

华为创新性地提出了“逻辑折叠(LogicFolding)”等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数τ为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升：

·器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；

·电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

·芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；

·系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。
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大概是之前半导体性能死磕芯片制程 思路一根筋
现在是讲多层级协同优化体系 除了芯片制程之外 其它层级也有大幅优化的地方 从而达到等效提升芯片制程的效果
为促进半导体产业发展提供中国的创新工程理论

[longaiwp]

@66beta 这个讲道理，还是 9000WL 太坑人，9020 开始都还算能用的。

[dazhangpan]

以空间换时间，让班里两个谈恋爱的人坐同桌传纸条

[e23nome]

卧槽

在麒麟 2026 芯片上的测试结果显示：
晶体管密度在单一世代中分阶段从 155 MTr / mm² 提高到 238 MTr / mm²

这和 18A 相当，比 n3 高，比 n2 低

太几把牛逼了

[e23nome]

中芯国际要上天了

台积 cfet 还没一撇呢，这边已经做了某种多层逻辑门了

[kmyq]

握草日了华子，上周刚清仓半导体。真的亏了一个亿。

[xuhengjs]

妈的，中芯国际要翻倍

[e23nome]

@kmyq 国内半导体估值很低，和外面比，水分很小

[byteX]

大白话：用架构 追赶 工艺代差

[lavvrence]

不再执着于把晶体管做小，而是把信号跑得更快。

[xuhengjs]

@lavvrence 对的，华为就是这个意思。还是很有想法的，我制程搞不定，就让信号加速。反正最后性能能跟上就行。

[longaiwp]

@e23nome 这个纯属扯淡，国内半导体的估值比美国还夸张，就拿中芯国际来说，这玩意就算全中国都找它来产，它的盈利能力都不可能比台积电更强。国内半导体的消息看看就算了，炒作也可以跟，但是跟国际水平相差太远，台积电未来五年一定都是领导者。

[jaleo]

网上这几张图挺直观 方便立理解

[e23nome]

@longaiwp 你有没有定量思考的能力啊。

台积电市值和英伟达市值，就像是.com 泡沫前的思科市值（ 2000 年的 5000 亿美元=今天的 4-5 万亿美元）一样，都是靠人为提价、人为制造稀缺造成的。
市值太高，估值逻辑里扭曲得用“现在的短期短缺”线性外延到了未来，所以泡沫很大。

而中芯国际的市值只有台积电 1/10-1/20 不到，TAM 却是一个差不多大，依然在迅速增长的市场。所以中芯国际的泡沫实际上是少的，哪怕他长期投资、折旧、不盈利，也是泡沫少的。

[frayesshi1]

没有搞懂，都是电传导的，怎么提高速度？以前看过雷总推荐的《硅谷之火》，说芯片是晶体管的集合，晶体管数量越多越牛。按照这个道理推，14nm 的芯片在同样的体积下面晶体管数量只有 7nm 的晶体管数量的一半。

[whypool]

差不多，就是堆叠起来，但是这样叠起来散热就是问题了

所以又搞了一个逻辑门合并，现在的逻辑门与或非，需要 3 套电路，华为合并成一个逻辑门，省 2 套电路，所以多出来的空间，就可以猛猛拉密度

这个是给封装上强度了

[entimm]

怎么给我的感觉不是什么创新呢，而是本来就应该存在的 2 条路线啊，而且应该大大增加了空间上的复杂度，最后的性能真的能反超吗

[xing7673]

逻辑堆叠，9 月看效果就知道了

[gpt5]

怎么这贴里 ptsd 这么少 有点不适应了

[nomansky]

我就等一个回旋镖

[bbbblue]

我觉得它这个定律的说法太难懂了。。。
改成摩尔定律的类似的：
“通过“逻辑折叠”与时间常数压缩，芯片系统的等效性能大约每两年翻一番。”

就好懂多了😂

[huyudong1991]

理论和实践效果还是有很长路要走的，界面热阻就是个大麻烦

[bearqq]

@frayesshi1 理论上从 0 到 1 的信号阶跃是垂直上升，不需要时间。实际上由于寄生电容电感的存在，这个阶跃类似梯形，是有时间的，这个时间就是时间常数
现在是 pcie5 了，有些显卡延长线插上新显卡会不亮机，要去主板调回 pcie4 甚至 3 ，这就是链路时间常数太大导致通讯出问题。或者说 ddr 超频，为什么频率上不去，也是因为链路时间常数限制导致信号失真无法正常通讯。可以搜下高速信号眼图。

[dacapoday]

看市场占用率，性能表现，盈利规模和成本表现。出来搞玄幻和喊口号的都是技术和商业拿不出手，只能吆喝刷存在。

[ganone]

@frayesshi1 不该是平方 1/4 甚至立方 1/8 吗？🤔(当然 忽略掉芯片制程工艺不是指单纯的单个晶体管大小)

[saranz]

其实就和超频差不多

[Lockroach]

看了下相关文章，我的理解是将芯片堆叠起来，在立体空间上缩短了电子从一个晶体管到另一个晶体管的访问路径长度来缩短时间、提高性能。应该还是因为很难再压缩晶体管大小做出的架构改动，毕竟压缩晶体管的大小不仅可以降低缩短电子移动距离，相同空间还能放下更多晶体管。

[shuang930225]

条形码和二维码的区别？不能变小改变厚吧？

[fcvi44]

只要华为一律不信就是

[duanxianze]

这个技术 AMD 和英特尔已经在用了，amd 的 x3d ，英特尔的 18a

[obeyatonce]

@jaleo 这个讲的明白，一眼就理解了

[Yut]

没人用过 x3d ？而且所谓现在的 2d 封装其实本身就是多层的啊 垂直叠加就是积热 然后良率爆炸 热力学定律又不是因为你生三个不跟自己姓的孩子就放你一马

[wysnxzm]

居然没有几个神神跳出来反思反对

[Varusteki]

@dacapoday 极客湾测完某些芯片是不想发视频的，因为发了一定会被下架，哄蒙芯片的性能要怎么看呢

[dacapoday]

@Varusteki 看中芯国际不就行了，这种高科技 华为 哪掌握得了

[registerrr]

不看口号看疗效
可能是 I 家和 A 家工程师过的太安逸了，只靠每年的制程进步就能稳稳的获得性能提升（好像也是哈），不舍得花一点点功夫去优化这个时间常数τ

[kmyq]

@e23nome 确实，之前持仓策略有很大问题，想着川普走了会噶一波韭菜……然后慢慢等着 euv 消息上涨，没想到直接整了一波大的。
现在还是涨的太快，应该还要回调一些慢慢涨

[cskeleton]

@entimm #25 ASML 搞出来了 EUV ，可以继续提高晶体管密度了。

[fxalll]

估计和 5g 一样，不是什么新鲜玩意，是那种大家都知道这样做可以有很大提升但也有很大弊端，比如 5g 功率大覆盖范围小，所以默认当前方案是最优解。然后华为把这个人尽皆知的方案报喜不报忧，让大家以为又有所突破创新，最后不得不顶着方案固有的弊端一起跟进。

[AbysmalSorrow]

要相信华为的优化能力，毕竟 4G+哄蒙>>>>>>>>>>>>>>5G

[Cloud9527]

等几年硬件跑个分就知道了，反正现在 PPT 都是在打嘴炮

[BH3XON]

有没有可能，3D 堆叠和缩小水平尺寸这两条路线并不冲突，而且别人也在两只脚走路？甚至已经走得更远?

[Jabin]

看股市就知道了

[gethappy555]

和制程工艺提升也不冲突，也就是说人家提升制程工艺的同时也可以同时发展这个技术

[MacsedProtoss]

gpu turbo 你懂吧 没啥实际性能提升

[wy315700]

套 定律。
早信吃肉，晚信喝汤

真信 套牢。

[jacketma]

华为在光传输这一块比较领先，韬（τ）定律是不是在芯片内部提升信号传输速度？
看不大懂，大受震撼😂

[MoonShot]

大家兴奋了一天，到了晚上想想发现不对劲，今天就都套上了
（先进封装的堆叠技术业内一直在做，只是有家公司起了个名字营销起来了）

[m1nm13]

回旋镖来的太快了😁

[MacsedProtoss]

@jacketma 光和电信号没啥关系

[MacsedProtoss]

@gpt5 这个节点没啥人看的 或者会主动去屏蔽了

[tf2]

透明计算 永乐大典 5G

[henshang]

不理解为啥那么多不懂的人在这硬黑，就是巴不得国内被打压，到时候所有电子产品通信啥的都涨价了，100 块钱 1m 的时候才知道国内通信发展的必要，还好智者还是占多数

[henshang]

补充，就是巴不得芯片全是国外的，他们想定价多少就多少，1w 的双核大家一起用就开心了，都不知道为啥国内硬盘内存处理器为啥是这个价，垄断带来的是啥他们是一点脑子都没

[longaiwp]

这里面提到的技术，全都不是华为首创的东西，业界的发展方向确实是这个。华为最大的贡献是起了个名字，包装了一下，然后搞了一个大新闻。但是它宣传的方向不用自己提出的什么时延，非要用传统的密度概念，什么 1.4nm ，什么 238MTr/mm2 ，明摆着就是想蹭传统密度的热度。所以它给出的数据也很夸张，比如 n+3 明明按照 TechInsight 用 Bohr 的口径得出的密度是 120Mtr/mm2 上下，但是华为给出的数据是 155MTr/mm2 。再比如这个 238MTr/mm2 是算上了叠层算出来的密度，重新定义了 MTr/mm2 的概念，以往大家都是用这个来定义单层密度的，现在华为抢夺了定义权，把多层也定义进去了。这样子，不知道啥时候 X3d 之类的也得搞搞数字游戏。最麻烦的是，每次在内地媒体想发一点华为的消息的澄清，总是被干掉，也很无语，宣传又不给人家开口评论。

[frayesshi1]

@bearqq #31 学习了，谢谢！

[frayesshi1]

@ganone #33 对，平方是 1/4 ，立方是 1/8😂

[KrisWuSkrSkr]

@m1nm13 确实，甚至不到 24 小时，真是难绷

[jaleo]

何庭波万字论文翻译 https://www.guancha.cn/economy/2026_05_25_818313.shtml

[GeruzoniAnsasu]

1. 不要信华为这家公司发布的任何「全球首发」。一定是概念炒作。 华为的宣传口径是典型的 3 真 7 假，尤其是消费端可见的产品。他们的芯片、手机拍照、“方舟编译器”、“MAPLE 语言”、“鸿蒙大生态”、“智能座舱”、“华为云” …… 全是这个德性。

2. 集成电路的制造方式其实很通俗易懂，本质上永远还是用不同的结构实现 PN 结。作为一个不需要考虑任何物理现实的消费者，你很容易理解 3D 晶体管要么做成平面，要么做成竖起来的平面，要么有个什么结构相互嵌套。在三维空间内就没什么其它拓扑了。摩尔定律一开始是把晶体管刻在平面上，这个做法在一个晶体管单元做到几十纳米的时候代际就到头了，所以往后的「等效制程」都是在演进 3D 晶体管结构——做成鱼鳍状、做立体堆叠+竖着的通孔导线。那么现在就算你没有任何专业的物理化学和芯片设计知识，有人告诉你芯片的性能又提高了一些，你的反应是什么？ 反正对我来说我能瞬间理解一定是又搞出了某种更优的堆叠结构呗，这个具体结构是什么样的，我可能有兴趣的时候了解一下，但我知道无非又是换了一种方式刻硅片。半导体行业几十年以来都是这么演化改进的，华为不应该有任何特殊。

3. 前面说过平面晶体管在几十纳米的制程就到头了，所以现在的 CPU 等效 2nm 制程意味着要在原来平面晶体管的面积上堆出几十个晶体管 —— 那你华为的芯片是堆出了几百层直接领跑一个代际么？没有吧，没有那震惊什么？

4. 「降低延迟」 吹那么多，无非不就是导线做短嘛。但为什么所有的 7nm 4nm 2nm CPU 晶体管连线都没它做得短？以下有几个选项：
a. 同结构代际改进还没到头，先不改
b. 权衡问题，比如散热和量子隧穿导致的不稳定性难以控制
c. 材料和光学工艺还实现不了更优的结构
d. 有一种非常优异的结构只有华为想到了
我替华为选 d ，你选什么？

[GeruzoniAnsasu]

@henshang 硬黑「啥都不懂硬黑」

你要真想黑「啥都不懂硬黑」，应该攻击「啥都不懂」，而不是软弱无力的「哎呀就是见不得人好」

[GeruzoniAnsasu]

5. 我又看了华为的报告和论文概述，果不其然还是搬弄概念那一套，把 SOC 的能力提升和系统的能力提升混为一谈，然后编一些无人在意的概念骗到消费者就行。华为根本就没想吹嘘自己在硅片上搞出了多先进的结构，甚至只字不提结构这个词，反而在扯什么整个系统性能以后取决于时间。 「把 TCP/IP 协议栈的几十微妙缩短到晶体管开关的几纳秒」真有人看了不笑的吗？这意思不就是以后服务器之间别插网线了，拿个金属小片子，左边捅服务器 A 的 CPU ，右边捅服务器 B 的 CPU 。这个臆想太有华为风格了，一方面只有他自己比较可能做到，另一方面不可能有别人这样做。然后反倒成他的独创优势了。

[v1]

@GeruzoniAnsasu #70 鸡鸡小到直接穿过处女膜空孔达成怀孕属性，这就是华为

[jackyli1]

哥们又来骗人了

[adimn]

@jaleo #21 意思是以前信号绕路， 难道先驱不知道把路修短吗

[JaaaaackZheng]

我就有一个疑问,依据这个定律我们可以堆叠提高性能,别人不也能在先进制程的基础上堆叠提高性能,这样也没法弯道超车呀

[henshang]

@GeruzoniAnsasu #65 我没有特指任何人，你如果要对号入座那就是你自己在硬黑，纸面上的东西，概念的东西谁不会说，你要觉得他不对，他不好那你有本事就发论文，不要那么抽象举例子，数学的世界只有数据论证，要么你就拿到实际东西验证，要么就是硬黑

[longaiwp]

@JaaaaackZheng 那肯定啊，只是这样就可以在技术受限的情况下尽可能提升整体的性能。并且继续微缩其实成本和收益越来越不对称，选择另外的路径其实并没有什么问题。华为只不过是宣传得天花乱坠，有种招摇撞骗的味道了。

[longaiwp]

话说这里还有说什么垄断的，国内半导体制造和设计那么多人的努力，合着都算到华为头上去了？在半导体设备里华为除了把光刻机的开发攻关揽自己身上了，其他的项目也没到他头上，不都还是中微攻关的设备最多。半导体制造更是人家中芯一枝独秀。半导体设计海思也不是唯一吧，怎么华为就成了打破垄断了？

[MacsedProtoss]

@henshang 诶 奇了怪了 为啥用国产芯的东西同性能价格都比进口的贵呢
为啥低价的存储都是黑片白片呢

[cnrting]

起了个好听的名字

[evan9527]

市场给出了答案。